详解0.18/0.13微米逻辑关联阶梯函数操作
最编程
2024-07-30 20:14:49
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第一是为后序的ZERO PHOTO时做PR的隔离，防止PR直接与Si接触，造成污染。
PR中所含的有机物很难清洗。
第二，WAFTER MARK是用激光来打的，在Si表面引致的融渣会落在OXIDE上，不
会对衬底造成损伤。
第三是通过高温过程改变Si表面清洁度。
ZERO PHOTO是为了在Si上刻出精对准的图形，ASML stepper system requiresa zero mark for global alignment purpose。WAFTER MARK不用光照，用LASER刻出WAFTER的刻号。
NITRIDE的应力很大，直接淀积到SI上会在SI表面造成位错，所以需要一层OXIDE
作为缓冲层，同时也作为NITRIDEETCH时的STOP LAYER。如果太薄，会托不住NITRIDE,对衬底造成损伤，太厚的话在后序生长线氧时易形成鸟嘴。PAD OXIDE是用湿氧的方法生长的。
NITRIDE是作为STI CMP的STOP LAYER。NITRIDE的厚度要精确控制，一方面与PADOXIDE,SiON,ARC的厚度相匹配，很好的控制exposure时的折射率,厚度为1625A时的CD control最好；另一方面与BIRD’S BEAK的形成有关。如果NITRIDE太厚，BIRD’S BEAK会减小，但是引入Si中的缺陷增加；如果加厚PAD OXIDE，可减小缺陷，但BIRD’S BEAK会增加。
STI ETCH之前DEP了一层SION,目的是为了降低NITRIDE的反射率，作为ARC。在
整个0.18um SRAMFLOW 中SION的厚度有3个：320A,400A,600A。
LINER OXIDE是用热氧化的方法生长的。一方面在STI ETCH后对SI会造成损伤，生
长一层LINER OXIDE可以修补沟道边缘Si表面的DAMAGE；在HDP之前修复尖角，减小接触面，同时HDP DEPOXIDE是用PLASMA,LINER OXIDE也作为HDP时的缓冲层。
7：HDP DEP原理？
A：在CVD的同时，用高密度的PLASMA轰击，防止CVD填充时洞口过早封死，产生空洞现象，因为有PLASMA轰击，所以HDP后要有RTA的步骤。
8：为什么HDP DEP后要有RTA？
A：因为HDP是用高能高密度的PLASMA轰击的，因此会有DAMAGE产生，要用RTA来消除。
9：为什么在STICMP前要进行AR PHO 和ETCH BACK？
A：AR PHO 就是用AA PHO 的反版在HDP CVD 生长的OXIDE 上形成图示形状，先用DRY方法去掉大块的OXIDE，使CMP时能 将OXIDE完全去掉
10：在STI CMP后OXIDE的表面要比NITRIDE 的低？
A：NITRIDE的硬度较大，相对来说OX的研磨速率更高，因此STICMP 会有一定量的Dishing.
11：为什么在CMP后进行CLN？用什么药剂？
A：CMP是用化学机械的方法，产生的PARTICLE很多，所以要CLN。
使用药剂如下：
SPM+HF： H2SO4：H2O2 去除有机物质
HPM： HCL：H2O2：H2O 去除金属离子
APM： NH4OH
HF 去除自然氧化层
12：SAC OX 的作用？为什么要去除PAD OX后才长SAC OX ，而不直接用PAD OX？
A：因为经过上面一系列的PROCESS，SILICON的SURFACE会有很多DAMAGE，PAD OX 损伤也很严重，因此要去掉PAD OX后生长一层OXIDE来消除这些DAMAGE，同时SAC OX也避免PR与SI的表面直接接触，造成污染。也为下一步的IMP作阻挡层，防止离子IMP时发生穿隧效应。
13、APM，SPM，HPM的主要成分，除何种杂质；HF的作用。
APM NH4OH:H2O2:H2O=1:1:5 SC1
主要去除微颗粒，可除部分金属离子。
HPM HCL:H2O2:H2O=1:1:6 SC2
主要作用是去除金属离子。
SPM H2SO4:H2O2=4:1
主要作用是去除有机物（主要是残留光刻胶）。
HF的主要作用是去除OX。
14、WELL IMP中需要注入几次，每次IMP的位置大致怎样？
0.18UM制程中WELL IMP有三次：
WELL IMP注入的位置最深，用以调节井的浓度防止Latch-up效应。
CHANNEL IMP位置较浅，加大LDD之下部位的WELL浓度，使器件工作时该位置的耗尽层更窄，防止器件PUNCH THROUGH。
VT注入，靠近器件表面，调节器件的开启电压。
15、什么是PUNCH THROUGH，为消除它有哪些手段？
PUNCH THROUGH是指器件的S、D因为耗尽区相接而发生的穿通现象。S、D对于SUB有各自的耗尽区。当器件尺寸较小时，只要二者对衬底的偏压条件满足，就可能发生PUNCH THROUGH效应。这样，不论GATE有无开启都会有PUNCH THROUGH产生的电流流过S、D。在制程中，采用POCKET和CHANNEL IMP来加大容易发生PUNCH THROUGH位置的SUB浓度，从而减小器件工作时在该处产生的耗尽层宽度以达到避免PUNCH THROUGH发生的效果。
16、为什么要进行DUAL GATE OX，该OX制程如何？GATE OX ETCH方式怎样？
在工艺中，为了满足不同的开启电压要求设计了两样GATE OX。工作电压为3.3V（外围）的需要GATE OX的较之 1.8V为厚。
SAC OXIDE REMOVE
GATE1 OX 生长50AOX
DUAL GATE OXIDE PHOTO
GATE OXIDE ETCH/CRS 将1.8V器件处的GOX去掉
GATE2 OX POLY DEPOSITION
在DUAL GATE OXIDE PHOTO之后的ETCH要去除1.8V的GATE OX1，然后两边（3.3V、1.8V）同时生长OX，形成70A、32A的DUAL GATE结构。
17、为什么用UNDOPE的多晶?
掺杂POLY（一般指N型）在CMOS工艺中会对PMOS的VT有较大影响，而UNDOPE的掺杂可以由后面的S、D的IMP来完成，容易控制。
18 解释HOT CARRIER EFFECT，说明LDD的作用。
当MOSFET通道长度缩小时，若工作电压没有适当的缩小，通道内的电场会增大，靠近电极处最大，以至于电子在此区域获得足够的能量，经过撞击游离作用，产生电子-空穴对。这些电子空穴对有的穿过氧化层形成门极电流，有的留在氧化层内影响开启电压。同时也使得表面的迁移率降低。
LDD的轻掺杂使横向电场强度减小，热载流子效应被降低。
19．为什么PLH、NLH无pocket IMP？
在0.18µm LOGIC DUAL GATE 制程中，GATE1是0.35µm，其尺寸较宽，其下面的沟道也较宽，也就不会产生p-th现象，所以不需要进行pocketIMP来进行调整。
20．Nitride spacer 的特点？为什么要做成这种结构？若是O-N结构会有什么影响？Nitride spacer是怎样Etch的？
先用热氧化法于700℃下生长一层150Å左右的lining TEOS作为的ETCH NITRIDE 的 STOP LAYER，也作为Nitride的缓冲层，减少Nitride对Si的应力。然后再deposition一层SIN（300Å左右），这是主要的，但不能太厚，太厚会对下层Lining TEOS Structure造成损伤，即Lining TEOS 会支撑不住。
但是Spacer又要求有一定的厚度，所以在Nitride的上面还要在Dep一层TEOS（1000ű100Å），这样就形成了O-N-O结构。
Spacer etch时先干刻到Lining TEOS上停止，再用湿刻的方法刻蚀Lining TEOS，但是并没有完全去掉，经过Oxide Striping后lining oxide 还有的50 Å作为SN+,SP±的IMP 的掩蔽层。
22.为何要将SP±的IMP RTA Annealing推至SAB Dep之后？
主要防止Borron从Wafer表面溢出。
23.SAB的作用？
Salicide Block， 首先，在不需要Salicide的地方防止产生Salicide,做电阻时。其次，ESD的保护电路上不需要做Salicide.而且SAB 有防止S/D的杂质从表面析出。
24.Salicide在两次退火过程中形成物质的特点？在Salicide形成过程中为何要两次RTA? TiN(200Å)的作用。Salicide过厚或者过薄有何影响。
第一次在500℃下退火，在S/D以及Poly上面形成Co2Si,这样会把表面的Si固定住，从而防止其沿着表面流动，这样形成的Co2Si.Salicide的电阻较大，再经过一次RTA(850℃)后Co2Si→CoSi2,电阻率下降，若经过一次退火，Poly和S/D中的Si会扩散到side wall上，从而在侧墙上也会形成CoSi2，这样就会把Poly与D,S连接起来，造成短路。
由于Co在高温时易结块，在Si&POLY表面覆盖不均匀，影响Salicide的质量表面盖一层TiN将Co固定。 Salicide过薄，电阻较高，在ETCH时O/E容易刻穿无法形成欧姆接触。过厚则可能使整个S,D都形成Salicide。
修补ETCH 后对GOX 造成的damage.Poly ETCH 过程中要注意控制CD,并且所用药品的RECIPE 要对OX的选择比要足够大。
27．SABP-TEOS 的作用？
SABP-TEOS Sub-AtmosphericBP TEOS 好处 good gap-filling and 平坦化, trap Na+, Lower Reflow Temperature , Reflow后降低wafer 表面的高度差,结构变得比较致密。
28．为什么在SABP-TEOS上要DEP 一层PETEOS.?
The main purpose is for CMP,BPSG的研磨速率慢，BPSG的硬度过小在后一步的CMP时容易造成划伤，加上一层PETEOS减小划伤。
29．CONTACT GLUE LAYER 各层的生长方式及主要作用？
GLUE LAYER 层为Ti/TiN ,Ti使用IMP的方法生长，用来作为Dielectric-layer与W之间的
Glue layer Ti 的粘连性好，TiN作为阻挡层，防止上下层材料的交互扩散，而且Ti与WF6反应会发生爆炸
30 the functionof silicide annealing after contact glue layer dep?
使Ti转化为silicide 减小阻值，增加粘连性，并且修补损伤。
31．为什么要用W-PLUG?
在传统的溅射工艺中，铝的淀积容易出现阶梯覆盖不良的问题，因此不适合用于较高集成度
的VLSI的生产中。相对来说W的熔点高，而且相对其他高熔点金属导电性好，且用CVD法制作的W的阶梯覆盖能力强。
32．MATAL LAYER 的三明治结构如何？各层作用如何？金属电迁移的影响？减小方法？
结构为Ti/TiN/AlCu/Ti/TiN 第一层Ti作为粘接层，TiN作为夹层防止上下层的材料交互扩散防止Al的电迁移第二层Ti根据实际工艺需要决定其存在与否，TiN除具有防止电迁移的作用外还作为VIA蚀刻的STOP LAYER。 Al在大电流密度下容易产生金属离子电迁移的现象，使某些铝条形成空洞甚至断开，而在铝层的另一些区域生长晶须，导致电极短路。减小方法在上下加上BARRIERLAYER,在Al中加入Cu.
33。IMD 与ILD 有什么不同，WHY?
ILD的结构为SION/SABP-TEOS/PETEOS,IMD的结构为HDPTEOS/PETEOS
SION 的作用为CONTACT ETCH 的STOP LAYER 在ILD 中不用HDPTEOS 是因为ILD
离器件的表面太近容易产生损伤。
34．在VIA GLUE LAYER 生长之前ETCH 130A 的作用？
去掉底面金属表层的NATIVEOX.
35．METAL 6 AlCu DEPTH 为什么要变厚？
因为上层的电流比较大，到了下面的金属层电流由于分流作用会减小。
36．PASSIVATION 中PE-SION和PE-SIN 的作用？
由于SIN的应力较大，所以加一层PE-SION 作为PAD.SIN 作为钝化层，对H2O与Na的强烈阻挡作用，可实现SiO2无法掩蔽Al, Ga,In等杂质的扩散。
37．SN+/SP+ IMP 为什么要进行两次？
两次注入的能量和剂量都不同，降低S/D与WELL之间浓度梯度，减小leakage.
38．LPCVD和PECVD的SiN的不同？
LPCVD 淀积的SiN有很大的应力不宜过厚，PECVDSIN 应力不会太大厚度可以做的大些PECVD NIT 的结构要疏松一些。
39、KV PHOTO 的作用是什么，其具体在FLOW的什么位置？
答：KV PHOTO 的位置在形成STI后，去掉STI PAD OXIDE 后做KV PHOTO的。其目的是刻掉SCRUBE LANE(划片槽)上的沾污和不透光的物质，以便在后面作ALIGNMENT对准处理。If thealignment mark can be seen easily,this process will be remove.
40、GAIE OXIDE 是用什么方式生长的？为什么？
答：GATE OXIDE是先用湿氧氧化，然后用DRY OXIDE的方式形成的。DRY OXIDE 生长的氧化物结构、质地、均匀性均比WET OXIDE好，但用WET OXIDE
形成的氧化物的TDDB比较长。TDDB即TIME DEPENDENT
DIELECTRICBREAKDOWN，其是用于评估氧化物寿命的参数。
42、形成SALICIDE的工艺中，SELECTIVEETCH的作用是什么，刻掉的是
什么物质？用什么化学药品？
答：在这里的SELECTIVE ETCH刻掉的是CO& TIN,以避免在其后的高温退火时造成短路。注意由于SAB对器件大小及性能没有影响，并没有被刻掉。这里ETCH所用的化学药品是M2，其成分是—H3PO4：HNO3：CH3COOH=70：2：12（75℃）。
43、在形成CONTUCT W PLUG 后作一步ALLOY处理，请问有什么作用？在形成PASSIVATIAN后的作ALLOY又是什么目的？
答：第一次的ALLOY的条件是在450℃（90min）。其作用是修复在前道工艺中刻蚀等处理可能造成的损伤。由于形成CONTUCT时接近器件表面，要求比较高。第二次退火的作用相同。因为在后面的工艺距离器件表面比较远，所以在形成PASSIVATIAN后一步ALLOY即可。(450C,30min)
44、在形成W PLUG 的GLUELAYER时是用什么方法淀积TI？
答：0.18的制程的VIA的DESIGNRULE 比较高，为了使TI与IMD接触良好，在淀积TI时，要求TI陡直地附在VIA侧壁及良好的底部覆盖。这里用离子化金属电浆（IMP）工艺淀积。其优点是可以获得较低且均匀分布的电阻值，同时在淀积较小的厚度下仍可达到所需的底部覆盖，从而减少淀积时间，提高产能率。
45、在HDP PASSIVATIAN PHOTO 前为何没有CMP步骤？
答：若不作CMP 处理，PASSIVAON表面将不平整，在其后的PHOTO时，将影响PHOTO的对准。由于对BOND PAD 外接引线不要求很高，所以由PHOTO时的偏差在这里不予考虑。
48 何谓Loading Effect?
Loading Effect 中文称为负载效应，就是当蚀刻的材料裸露在Plasma 中时，面积较大者的蚀刻速率比面积较小者的慢，也就是局部使刻速率不均匀。在CMP的过程中也会出现相同的情况。
闩锁效应是指CMOS电路中寄生的固有可控硅被结构外界因素触发导通，在电源和地之间形成低阻通路现象，一旦电流流通，电源电压不降至临界值以下，导通就无法中止，引起器件的烧毁，构成CMOS电路的一个主要的可靠性问题。随着集成度的提高，尺寸缩小，掺杂浓度提高，寄生管的H(fe)变大，更易引起闩缩效应。
由于CMOS IC 结构形成了PNPN四层寄生可控硅（SCR）结构，也可视作PNP管和NPN管的串联，这种寄生的晶体管的eb结都并有一个由相应衬底构成的的寄生电阻，因此触发闩锁效应的条件为：
1． 寄生npn(pnp)transister的共基极电流增益α间有关系
αnRw/(Rw+γen)+αpRs/(Rs+γep)>=1
式中Rw ,Rs 分别为晶体管eb结上并联的寄生电阻,γen,γep时相应发射极串联电阻。
2 。电源电压必须大于维持电压Uh，他所提供的电流必须大于维持电流Ih.
2． 触发电流在寄生电阻上的压降大于相应晶体管eb结上正向压降。
触发信号可以是外界噪声或电源电压波动；触发段可以是电路的任一端。下面以输出端的噪声触发为例来分析其触发的物理过程，其他端的情况类似。
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