实战攻略：Verilog RTL 级低功耗设计（下）

仿真结果如下。

虽然地址为 0x3 的数据仍然被遗漏（和使能信号时序有关），但 ram 的时钟已经是正常时钟，不再出现毛刺（标黄的 CLK 信号）。

3、使用标准单元库

虽然使用 latch 可以解决门控时钟毛刺的出现，但是时序也需要严格的约束。

FPGA 或 IC 设计时，综合库中往往会有集成门控逻辑单元。此类门控逻辑单元经过了大量的更新迭代和验证，使用起来更加的方便、安全。

因此一般情况下，门控时钟的设计也都会直接调用专用的集成门控逻辑单元。调用方式和基本的与门、缓冲器等基本单元类似，直接例化即可。

使用方式

合理的使用门控时钟逻辑，对电路时钟进行控制，也会有效的减少功耗。

1、手动 gating

增加时钟使能信号，人为的控制模块工作时钟的有无。

模块工作时，将使能信号有效，时钟打开；模块空闲时，将使能信号无效，时钟关闭，节省功耗。

上一节的仿真设计，就可以看做是手动 gating 的例子。ram 读写时，使能信号为高，ram 时钟打开，ram 开始工作；使能信号为低时，ram 不工作，此时无输入时钟。

2、自动 gating

模块在工作时，可以自动检测自己的工作状态，并输出一个 busy（忙碌） 信号。外部可以通过该指示信号，对模块内部的部分逻辑进行时钟门控，来减少时钟的翻转，达到自动 gating 的控制。

与手动 gating 不同的是，这些模块在工作时，会有短暂的空闲状态。自动 gating 就是要在这短暂的空闲状态时间内关闭掉无用的时钟，而不是像手动 gating 直接关闭掉整个模块的时钟，否则该模块就不能再正常工作。

例如 uart 在完成一次传输数据时会有一段空闲的状态，此时可将一些 fifo 逻辑、波特率产生逻辑等模块的时钟自动关闭。

例如在包含 cpu 的设计中，可加入检测 bus 总线空闲状态的逻辑，自动控制开关 bus 总线的时钟，以此降低功耗。

限于篇幅，这里先不再举例仿真。

3、自动插入 gating

当 RTL 设计完成之后进行逻辑综合时，编译器也会对代码的逻辑进行自动优化，这就包括将一些触发器的时钟端进行 gating。例如一个带使能端的同步 D 触发器的 RTL 描述如下：