Xilinx-7 系列 CLB 逻辑资源 - III.相关时序模型

1.触发器时序

2.分布式RAM(SLICEM)时序

当WE为高电平时，进行写操作（同步），ADDR、DI、WE均需要满足对clk的setup时间要求，DATA_OUT输出与clk间存在TSHCKO的延时（此时数据输出也是同步的）。
当WE为低电平时，进行读操作（异步），ADDR输入（跳变）后经过TILO延时后DATA_OUT更新输出对应ADDR的数据，