vivado仿真的时候报ERROR: [VRFC 10-2063] 在处理模块实例时未发现

仿真一直报这个错误，对了实例化模块的名称，将IP核reset output products都没有解决。正准备用Modelsim试试，正好发现解决问题的办法了。如图，在设置中将simulator language改为Verilog就好。